Tribunal:
     PRESIDENT: PEREZ, CHRISTIAN
     SECRETARI: CORBALAN GONZALEZ, JULITA
     VOCAL: PACHECO PAGES, ANDRES
Resumen de tesis: El experimento ALICE (A Large Ion Collider Experiment) del Gran Colisionador de Hadrones (LHC) utiliza la computación en grid para su extenso procesamiento y análisis de datos. El Grid de ALICE se compone de 48 centros de computación distribuidos por todo el mundo, que proporcionan acceso a más de 300.000 núcleos de CPU. Este entorno tan diverso presenta desafíos únicos, ya que los nodos de computación son muy heterogéneos en cuanto a su hardware, disponibilidad de recursos y políticas de gestión. Esta tesis se centra en la optimización de la utilización de los recursos y la ejecución de trabajos en la Grid de ALICE en el contexto de la evolución del paradigma informático multinúcleo. La transición de slots mononúcleo a multinúcleo, combinada con la creciente prevalencia de flujos de trabajo multiproceso y multihilo, requiere de nuevos enfoques de gestión de recursos.La tesis presenta un análisis de caja negra del software multinúcleo del experimento, rastreando el uso de recursos y las llamadas al sistema. Se identificaron múltiples fuentes de sobrecarga, en particular en relación con la gran cantidad de procesos de corta duración creados por algunos flujos de trabajo. Para solucionar este problema, se amplió y mejoró el sistema de monitorización de JAliEn, el middleware de la ALICE Grid. Las observaciones llevaron a una reducción de la cantidad de procesos desplegados en un 47% y del tiempo total de ejecución en un 35%.Para adaptar las solicitudes de los trabajos a las características específicas de los sistemas de ejecución, se propone un modelo para estimar los tiempos de ejecución. Este modelo utiliza factores de proporcionalidad de los tiempos de ejecución entre diferentes modelos de CPU de la Grid para escalar dinámicamente los tiempos solicitados.Para garantizar una utilización coherente y controlada de los recursos de CPU, se proponen dos enfoques. El primero utiliza CPU pinning y adapta la selección de núcleos a la arquitectura del procesador, optimizando la asignación de recursos para cargas de trabajo específicas. El segundo utiliza las funciones de subdivisión de cgroups v2 para establecer límites en la utilización de la CPU de los trabajos. La tesis ha realizado contribuciones significativas a los sistemas de grid por lotes más populares al permitir la compatibilidad con cgroups v2. Esta tesis presenta un módulo dentro de JAliEn que garantiza una distribución equitativa de los recursos de memoria entre los trabajos que se ejecutan en paralelo. Implementa una preemción selectiva de los trabajos que consumen más recursos para evitar un consumo excesivo de los slots y garantizar así que los trabajos se mantengan dentro de los límites de memoria asignados.La tesis explora el uso de slots de nodo completo en los que JAliEn gestiona todos los recursos de un nodo. Para maximizar la utilización de los recursos en estos slots, se introdujo la sobresuscripción de CPU para permitir la ejecución de trabajos adicionales cuando la carga de trabajo en ejecución no utiliza por completo los recursos de CPU disponibles. La tesis propone la ampliación de la planificación de trabajos teniendo en cuenta no sólo la disponibilidad de CPU, sino también la de memoria y de espacio en disco. Además, se ha dotado a la sintaxis de definición de trabajos de nuevos parámetros para que los usuarios tengan un mayor control sobre los recursos solicitados.En resumen, esta tesis presenta un conjunto de contribuciones que han mejorado sustancialmente la eficiencia y el rendimiento de la computación grid dentro del experimento ALICE. La tesis aborda los retos derivados de la evolución del entorno multinúcleo optimizando la utilización de los recursos y mejorando la fiabilidad y observabilidad del middleware. Todas estas contribuciones introdujeron avances significativos en las capacidades de la Grid de ALICE, permitiendo efectivamente un análisis de datos más eficiente para el experimento LHC.

Tribunal:
     PRESIDENT: EECKHOUT, LIEVEN
     SECRETARI: CANAL CORRETGER, RAMON
     VOCAL: PAIVA CARDOSO, JOÃO MANUEL
Resumen de tesis: Debido a la importancia de la eficiencia energética y la tendencia a escalar sistemas HPC con muchos nodos, en esta tesis tratamos ambos temas con la ayuda de aceleración hardware y modelos de programación.Sobre el primer tema, las FPGA son objeto de estudio debido a su alta flexibilidad para adaptarse a cualquier carga de trabajo y a su alta eficiencia energética.En esta tesis presentamos extensiones al framework de OmpSs@FPGA, el cual provee un modelo de programación basado en tareas para programadores no expertos en FPGA.Estas extensiones incluyen directivas del compilador para optimizar código FPGA automáticamente, un runtime hardware para tareas con análisis de dependencias llamado POM, y una API basada en MPI para multi-FPGA con su runtime asociado, llamado OMPIF.Además, presentamos el modelo llamado Implicit Message Passing (IMP), el cual combina modelos de programación basados en tareas y en intercambio de mensajes, aprovechando las dependencias y una distribución estática de los datos.IMP comunica datos automáticamente entre nodos cuando las dependencias de una tarea lo requieren.Por lo tanto, el usuario no ha de escribir ninguna llamada a MPI u OMPIF en el código, ya que IMP se encarga de la comunicación.Evaluamos este modelo en clústeres de FPGA y CPU, con aceleración hardware para scheduling de tareas e intercambio de mensajes usando los runtimes OMPIF y POM.Para clústeres de CPU, estudiamos diferentes maneras de incorporar POM en un SoC, primero con una FPGA encastada, luego diseñamos POM como ASIC para un procesador RISC-V, y finalmente para un softcore FPGA también basado en RISC-V.En el último caso, usamos POM y OMPIF para evaluar aplicaciones distribuidas con un clúster de FPGA que emulan un clúster de CPU.Evaluamos IMP y programación tradicional con MPI y tareas en varios benchmarks: Multiplicación de matrices, Spectra, N-body, Heat y Cholesky.Con las contribuciones mencionadas, cumplimos varios objetivos.Primero, demostramos que con OmpSs@FPGA podemos conseguir rendimiento absoluto similar a una CPU en algunos benchmarks, como N-body, y superar en eficiencia energética a arquitecturas CPU y GPU similares (en área y tecnología).Segundo, también evaluamos aplicaciones multi-FPGA en tres clústeres diferentes: cloudFPGA, ESSPER, y MEEP, los cuales tienen características muy distintas.Con IMP, demostramos que podemos escalar linealmente el N-body, Heat, y Cholesky con 64 FPGA.Para CPU, también podemos escalar linealmente con los mismos benchmarks en un clúster de 64 nodos y 8 núcleos, con un total de 512 núcleos.Con nuestro de codiseño hardware-software, el cual combina aceleración hardware de scheduling de tareas e intercambio de mensajes e IMP, proveemos una solución para acelerar aplicaciones HPC transparentemente al programador, impulsando la productividad.Esta solución ha sido diseñada para sistemas heterogéneos basados en FPGA y CPU.Las CPU también se benefician significativamente de la reducción del overhead del runtime por la aceleración hardware.

Tribunal:
     PRESIDENT: NADIMI GOKI, PANTEA
     SECRETARI: BARZEGAR, SIMA
     VOCAL: GONÇALO SEQUEIRA, DIOGO
Resumen de tesis: Esta tesis se centra en la implementación de estrategias de control y gestión más robustas, como las basadas en el aprendizaje automático, para mejorar la inteligencia y el impulso hacia la operación autónoma es crucial para el futuro de las comunicaciones ópticas. En este sentido, esta tesis persigue tres objetivos específicos: El primer objetivo es desarrollar un simulador de transmisión óptica multibanda. Puede ser un desafío realizar simulaciones en un sistema MB completamente cargado con cientos de canales. Además, en la transmisión óptica MB, la dispersión Raman estimulada entre canales (ISRS) se convierte en un efecto importante, lo que agrega más complejidad. En vista de ello, se evalúa el método de Runge-Kutta en Imagen de Interacción de Cuarto Orden (RK4IP) como una alternativa para reducir la complejidad del tiempo, el cual se complementa con un algoritmo de tamaño de paso adaptativo para reducir aún más el tiempo de cálculo. Demostramos que RK4IP proporciona una precisión comparable a la de SSFM con un tiempo de cálculo reducido, lo que permite su aplicación para la simulación de transmisión óptica MB. El segundo objetivo se centra en el desarrollo de modelos para el sistema de transmisión óptica multibanda C+L+S En este objetivo de esta tesis, nos centramos en modelar la transmisión óptica de MB para proporcionar una estimación rápida y precisa de QoT y proponer enfoques de Machine Learning (ML) basados en redes neuronales, que pueden integrarse fácilmente en una solución de Gemelo Digital (DT) de capa óptica. Comenzamos considerando los enfoques que se pueden utilizar para un modelado preciso de la propagación de la señal. A pesar de que soluciones como el método de Fourier de paso dividido (SSFM) para resolver la ecuación no lineal de Schrödinger (NLSE) no se pueden utilizar para la estimación de QoT debido a su gran complejidad temporal. Por lo tanto, se considera que los enfoques de modelado de ML están integrados en el OCATA DT, donde los modelos predicen la propagación de la señal óptica en el dominio del tiempo. Ser capaz de predecir la señal óptica en el dominio del tiempo, tal como se recibirá después de la propagación, abre oportunidades para automatizar el funcionamiento de la red, incluido el aprovisionamiento de conexiones y la gestión de fallos.El tercer objetivo de esta tesis es desarrollar un modelo semianalítico para medir el perfil de ganancia de amplificadores en condiciones de carga completa y parcialmente cargada de la red de acceso metropolitano. El desequilibrio de energía es uno de los problemas asociados con la transición a una red fusionada de acceso metropolitano. Además, el mantenimiento de estas dos redes separadas (metro y acceso) es complicado y costoso. El nodo que interconecta las dos redes debe realizar conversiones O-E-O en los datos que atraviesan entre ellas. El sistema de red actual utiliza ROADM en los nodos, que es todo óptico y no requiere conversión O-E-O. Por lo tanto, este objetivo se centra principalmente en caracterizar los parámetros de EDFA presentes en los multiplexores ópticos reconfigurables add-drop (ROADM) con el objetivo de lograr un equilibrio entre flexibilidad, complejidad y costo. Estos nodos deben caracterizarse minuciosamente con respecto a las pérdidas ópticas, el consumo de energía y otras métricas. Una vez evaluado, se puede modelar el rendimiento de estos nodos para permitir que el controlador SDN los incorpore a la red.

Tribunal:
     PRESIDENT: SECCI, STEFANO
     SECRETARI: DOMINGO PASCUAL, JORDI
     VOCAL: ANAGNOSTOPOULOS, MARIOS
Resumen de tesis: Las redes modernas soportan aplicaciones críticas con requisitos cada vez más diversos, complejos y dinámicos. Garantizar su correcto funcionamiento es fundamental para mantener la fiabilidad y disponibilidad de los servicios que dependen de ellas. La Detección de Anomalías (AD) desempeña un papel crucial en la preservación del rendimiento de la red al identificar de forma rápida interrupciones o degradaciones. En las redes de computadores, el comportamiento de un nodo (por ejemplo, un router) está fuertemente influenciado por los elementos que lo rodean. Sin embargo, muchos métodos tradicionales y basados en Aprendizaje Automático (ML) no logran explotar eficazmente estas correlaciones estructurales y, en algunos casos, las ignoran por completo.Si bien algunos enfoques existentes intentan incorporar información topológica en la tarea de detección de anomalías, a menudo lo hacen de forma subóptima, perdiendo información relacional clave. Como resultado, estos sistemas tienen dificultades para alcanzar la robustez y adaptabilidad necesarias para su despliegue en entornos de producción dinámicos.Las Redes Neuronales Gráficas (GNNs) han ganado recientemente relevancia en tareas de modelado donde las correlaciones espaciales son esenciales. No obstante, su aplicación a la detección de anomalías en redes de computadores sigue siendo poco explorada, a pesar de su idoneidad natural para entornos estructurados. Esta tesis investiga nuevos usos de las GNNs para la detección de anomalías en sistemas en red, centrándose en tres escenarios representativos: (i) detección de anomalías en el protocolo Border Gateway Protocol (BGP), donde secuestros y errores de configuración provocan cambios estructurales; (ii) detección de anomalías contextuales, donde las anomalías dependen del comportamiento de entidades vecinas; y (iii) modelado espaciotemporal zero-shot, que permite realizar predicciones en entornos con escasez de datos.En el primer escenario, se aprovecha la topología BGP en bruto para diseñar un modelo capaz de generalizar entre incidentes manteniendo una baja tasa de falsos positivos, un requisito esencial para su uso en entornos reales. El modelo se evalúa sobre incidentes BGP conocidos y datos extensos de operación normal para validar su robustez.Para la detección de anomalías contextuales, se proponen dos modelos basados en GNN que descubren relaciones ocultas entre flujos en una red backbone. Estos modelos se validan sobre conjuntos de datos que contienen anomalías tanto reales como sintéticas, y se muestra cómo los mecanismos de atención permiten generar visualizaciones interpretables de las dependencias contextuales aprendidas.Finalmente, se introduce un modelo espaciotemporal basado en GNN entrenado sobre series temporales ajenas al dominio de redes, capaz de lograr rendimiento de predicción zero-shot sobre datos de monitorización de red. El modelo explota mecanismos de atención para aprender y transferir correlaciones espaciales y temporales entre dominios, superando a los métodos de referencia del estado del arte. Además, los patrones de atención aprendidos sugieren oportunidades para simplificar las representaciones espaciotemporales, lo cual es fundamental para escalar estos modelos a redes de producción de gran tamaño. Estas predicciones pueden utilizarse posteriormente para realizar detección de anomalías, lo cual constituye nuestra principal motivación para desarrollar este enfoque.En conjunto, las contribuciones de esta tesis avanzan el uso de Redes Neuronales Gráficas para la Detección de Anomalías en redes de computadores, aprovechando de forma sistemática la información topológica para mejorar el rendimiento predictivo y la interpretabilidad. Asimismo, se explora el papel de los mecanismos de atención como una vía para comprender las causas detrás de las anomalías detectadas y aportar mayor transparencia a la dinámica subyacente en las redes de computadores.

Tribunal:
     PRESIDENT: ROBERT, YVES
     SECRETARI: ARMEJACH SANOSA, ADRIÀ
     VOCAL: AGULLO, EMMANUEL
Resumen de tesis: Este trabajo se centra en mejorar la eficiencia de los métodos iterativos para resolver sistemas lineales grandes y dispersos.Estos problemas surgen en muchos campos, como la modelización del clima, la dinámica molecular y de fluidos, entre otros.Para resolverlos, se utilizan métodos iterativos como el Gradiente Conjugado (CG) y el Residuo Mínimo Generalizado (GMRES).Su eficiencia depende en gran medida de la elección de los precondicionadores, que aceleran la convergencia mejorando las propiedades numéricas del sistema.Los precondicionadores "Sparse Approximate Inverse" (SAI) y su variante factorizada (FSAI) para sistemas simétricos y definidos positivos son atractivos por su naturaleza paralela y aplicación sencilla mediante productos Matriz-Vector dispersos (SpMV).Los SAI y FSAI de última generación definen sus patrones de dispersión basándose principalmente en aspectos numéricos.Este trabajo presenta nuevos precondicionadores considerando la arquitectura en la que se ejecutan, diseñados para mejorar el rendimiento optimizando la selección de patrones.La primera contribución presenta el precondicionador "Factorized Sparse Approximate Inverse with Pattern Extension" (FSAIE), una versión optimizada de FSAI adaptada a arquitecturas de CPU de memoria compartida.FSAIE introduce un algoritmo que amplía los patrones de dispersión considerando los accesos a la caché, mejorando tanto la eficacia numérica de FSAI como su eficiencia computacional.Además, se propone una estrategia de filtrado para eliminar entradas numéricamente insignificantes, reduciendo el coste computacional sin comprometer la convergencia.Estas técnicas mejoran la localidad de los datos en SpMV, asegurando que los patrones de dispersión ampliados se alinean con los accesos a la caché.La segunda contribución amplía FSAIE a entornos de CPU de memoria distribuida, introduciendo el precondicionador "Communication-aware FSAIE" (FSAIE-Comm).FSAIE-Comm considera los costes de comunicación entre procesos para garantizar que la extensión del patrón de dispersión no introduce una sobrecarga innecesaria.Para evitar desequilibrios, se desarrolla una innovadora estrategia para distribuir la carga computacional.La tercera contribución se centra en la ejecución en GPU con la introducción del precondicionador "GPU-aware Factorized Sparse Approximate Inverse" (GFSAI).Mediante la estructuración del patrón de dispersión, se optimizan los accesos de memoria coalescentes y se explotan las características arquitectónicas de la GPU.La contribución final generaliza las nuevas estrategias de precondicionamiento más allá de FSAI con la introducción del precondicionador "Communication-aware Sparse Approximate Inverse with Pattern Extension" (SAIE-Comm).Este método optimiza SAI para entornos de memoria distribuida, pero se adapta a sistemas lineales generales en los que GMRES es preferible a CG.SAIE-Comm destaca la versatilidad de las optimizaciones propuestas, demostrando que las nuevas extensiones de patrones pueden integrarse eficazmente en distintas estrategias de precondicionamiento y solucionadores.Este trabajo avanza el estado del arte en solucionadores iterativos y contribuye al desarrollo de métodos numéricos escalables y de alto rendimiento.Los métodos propuestos consiguen mejoras sustanciales en el tiempo de solución en diversas arquitecturas de computación de alto rendimiento (HPC), con reducciones del 12,94% al 26,43% en cinco arquitecturas de CPU—Intel Skylake, Power9, Zen 2, A64FX e Intel Sapphire Rapids—y del 23,83% al 26,07% en dos arquitecturas de GPU—Volta y Vega20—cuando se aplican casos representativos de matriz dispersa.Estos resultados destacan el impacto de las estrategias de precondicionamiento que consideran la arquitectura en las aplicaciones HPC modernas, abriendo el camino para solucionadores iterativos más eficientes y escalables.

Tribunal:
     PRESIDENT: BEAMER, SCOTT
     SECRETARI: MARTORELL BOFILL, XAVIER
     VOCAL: BOURGEAT, THOMAS EMILE
Resumen de tesis: Los sistemas informáticos modernos se han vuelto universalmente heterogéneos. Los arquitectos de hardware han afrontado la desaceleración de la Ley de Moore y el fin del escalado de Dennard mediante la incorporación de una variedad de núcleos, incluyendo diseños multinúcleo y de muchos núcleos, y más recientemente, mediante la integración de componentes de hardware especializados tanto dentro como fuera del chip. Mientras que las CPU comerciales actuales ofrecen cientos de núcleos en el mercado de servidores, las CPU diseñadas para portátiles y dispositivos móviles incorporan arquitecturas manycore junto con una multitud de aceleradores para tareas como procesamiento de audio, decodificación de vídeo, seguridad y aprendizaje automático (ML).La era actual, a menudo denominada la edad de oro de la arquitectura de computadores, ha sido impulsada por el diseño de aceleradores orientados a lograr el máximo rendimiento. Un factor clave en esta tendencia ha sido la arquitectura de conjunto de instrucciones (ISA) de código abierto RISC-V. Al eliminar los costes de licencias, RISC-V ha democratizado el diseño de hardware y ha facilitado la colaboración entre la industria y el ámbito académico. Esto ha dado lugar a una proliferación de propuestas para nuevas CPU, GPU y aceleradores, y los diseños basados en RISC-V comienzan a ver adopción comercial.Sin embargo, esta creciente heterogeneidad en el hardware ha incrementado significativamente la complejidad del software en todos los niveles, desde los controladores de dispositivos y sistemas operativos hasta las bibliotecas y aplicaciones finales. Para optimizar el software de manera efectiva, los ingenieros deben comprender en detalle las plataformas de hardware en las que se ejecutará su código. Estas plataformas pueden integrar CPU, GPU, FPGA y aceleradores específicos de dominio, lo que complica notablemente la gestión de memoria, la compatibilidad del software y las estrategias de movimiento de datos. Aunque existen frameworks maduros para la programación en GPU, especialmente en el contexto de ML, los aceleradores emergentes todavía carecen de soluciones genéricas y robustas.Las aplicaciones de aprendizaje automático, en particular, han generado demandas sin precedentes en cuanto a cómputo, memoria, almacenamiento y red. Empresas como Google, AWS y Meta han desarrollado aceleradores dedicados para ML, soluciones de red avanzadas e incluso superordenadores personalizados para afrontar las exigencias de escala y rendimiento. Además, los conjuntos de datos a escala de petabytes se han vuelto comunes, no solo en ML, sino también en análisis de grandes volúmenes de datos, genómica y simulaciones físicas. A esta escala, el movimiento eficiente de datos es fundamental, no solo entre centros de datos, sino también dentro de los propios chips, para asegurar una comunicación rápida y fiable entre los componentes de sistemas heterogéneos.En esta tesis, caracterizamos y desarrollamos nuevas herramientas para investigar sistemas heterogéneos, escalar y mejorar simulaciones RTL, habilitar comunicaciones flexibles dentro del chip entre aceleradores, y finalmente, proponer una solución innovadora para el movimiento de datos a nivel de centro de datos.

Tribunal:
     PRESIDENT: DE LA CRUZ MARTÍNEZ, RAÚL
     SECRETARI: AYGUADÉ PARRA, EDUARD
     VOCAL: KLINKENBERG, JANNIS
Resumen de tesis: La creciente complejidad de las arquitecturas contemporáneas multinúcleo y heterogéneas exige modelos de programación paralela capaces de aprovechar eficientemente los recursos computacionales disponibles, garantizando al mismo tiempo el rendimiento, la seguridad y la programabilidad. OpenMP se ha consolidado como el estándar de facto para la programación paralela en memoria compartida, ofreciendo un enfoque sencillo y adaptable para la ejecución basada en tareas. No obstante, a pesar de su amplia adopción, OpenMP carece de soporte para aspectos clave como la localidad de memoria en la planificación de tareas sobre arquitecturas estándar (no-NUMA) y la adaptabilidad a condiciones de ejecución en el ámbito de la computación de alto rendimiento y la tolerancia a fallos en sistemas en tiempo real, lo que conlleva un rendimiento subóptimo en diversas aplicaciones.Como consecuencia, esta tesis presenta un conjunto de técnicas orientadas a abordar estas limitaciones. La primera contribución es una técnica de planificación consciente de la afinidad, diseñada para mejorar la localidad de los datos y el aprovechamiento de la caché, minimizando así la sobrecarga en el acceso a memoria. La segunda contribución introduce un mecanismo de selección dinámica de variantes que adapta la ejecución de funciones a las condiciones en tiempo de ejecución, mejorando la adaptabilidad y la portabilidad del rendimiento. La tercera contribución propone un mecanismo de replicación de tareas para mejorar la tolerancia a fallos, promoviendo la fiabilidad del sistema en aplicaciones críticas para la seguridad. Por último, se integra OpenMP en un marco de ingeniería dirigida por modelos para permitir la generación automatizada de código paralelo en sistemas ciberfísicos, cerrando la brecha entre los sistemas de alto rendimiento y los sistemas embebidos.A través de estos avances, esta investigación eleva el modelo de programación OpenMP al mejorar el rendimiento, la seguridad y la programabilidad, haciéndolo más adecuado tanto para la computación de alto rendimiento como para los sistemas embebidos críticos en tiempo real.

Tribunal:
     PRESIDENT: FELBER, PASCAL AMÉDÉE BERNARD
     SECRETARI: CANAL CORRETGER, RAMON
     VOCAL: NEMIROVSKY, MARIO DANIEL
Resumen de tesis: Ante las limitaciones crecientes de las arquitecturas tradicionales de Von Neumann, la Ley de Moore y la escala de Dennard, existe una necesidad urgente de explorar nuevas formas de paralelismo para mejorar el rendimiento de los sistemas de cómputo actuales. Aunque el paralelismo a nivel de instrucciones (ILP) y de hilos (TLP) ha sido ampliamente investigado, el paralelismo a nivel de datos (DLP) aún ofrece oportunidades significativas, especialmente a través de arquitecturas vectoriales (SIMD), que permiten procesar múltiples datos con una sola instrucción.Estas arquitecturas son altamente eficientes para aplicaciones con patrones de acceso a memoria regulares, como el análisis numérico, procesamiento de imágenes o álgebra lineal densa (e.g., multiplicación de matrices). Sin embargo, su desempeño se ve limitado en dominios con patrones de memoria irregulares, como el álgebra dispersa, las bases de datos y el análisis genómico. En estos casos, surgen tres principales cuellos de botella: (i) frecuentes accesos a memoria principal, (ii) uso ineficiente del ancho de banda de memoria, y (iii) bajo paralelismo a nivel de instrucción. Estas deficiencias reducen tanto el rendimiento como la eficiencia energética de las arquitecturas vectoriales tradicionales.Esta tesis propone tres soluciones complementarias que incorporan aceleradores especializados y nuevas instrucciones vectoriales, dirigidas a mejorar el rendimiento en aplicaciones con patrones de memoria irregulares.El primer paso fue el análisis de aplicaciones representativas de álgebra dispersa, bases de datos y análisis genómico, llevado a cabo en el Barcelona Supercomputing Center. Este análisis reveló similitudes entre dominios, como estructuras de datos comunes y cuellos de botella en la memoria principal.Luego, se estudió en profundidad la vectorización de algoritmos de álgebra dispersa. Aunque técnicas como el reordenamiento y el bloqueo de matrices mejoran la localidad de datos, no eliminan por completo los patrones de acceso irregulares. Para abordar esta limitación, se propuso VIA, una arquitectura vectorial con una memoria scratchpad acoplada directamente al núcleo vectorial. VIA mejora tanto la localidad como el uso del ancho de banda en operaciones dispersas, proporcionando aceleraciones significativas.En el caso de las bases de datos, aunque también comparten patrones de acceso irregulares, manejan estructuras de datos más grandes y requieren soluciones distintas. VIA resulta insuficiente para estos requerimientos. Por ello, se diseñó VAQUERO, un acelerador vectorial específico para bases de datos que introduce coherencia entre la memoria scratchpad del acelerador y la jerarquía de caché del sistema. Esta característica le permite trabajar eficientemente con grandes volúmenes de datos.En cuanto al análisis genómico, los algoritmos modernos optimizan la utilización de memoria mediante técnicas como la compactación de secuencias genéticas (de 8 a 2 bits), lo cual introduce accesos a memoria desalineados. Aunque VIA y VAQUERO ofrecen mejoras, no están preparados para gestionar estos accesos de manera eficiente. Para resolverlo, se desarrolló QUETZAL, un acelerador vectorial que añade soporte especializado para accesos desalineados y nuevas instrucciones optimizadas para operaciones clave como la alineación y el filtrado de secuencias genómicas.Los resultados experimentales muestran mejoras notables: VIA acelera operaciones de álgebra dispersa en 5.5x respecto a bibliotecas optimizadas, VAQUERO mejora el rendimiento en bases de datos en 2.7x, y QUETZAL alcanza una aceleración de 5.7x en análisis de secuencias genómicas. Además, al implementar estos aceleradores a nivel RTL y sintetizarlos en tecnología de 7nm, se observó que cada uno ocupa solo alrededor del 1% del área de una CPU de clase servidor, demostrando su eficiencia tanto en área como en consumo energético.

Tribunal:
     PRESIDENT: HERNANDEZ LUZ, CARLES
     SECRETARI: CANAL CORRETGER, RAMON
     VOCAL: GRAN TEJERO, RUBEN
Resumen de tesis: La disertación aborda la investigación para mejorar la previsibilidad temporal y el rendimiento en Critical Real-Time Embedded Systems (CRTES), centrada en Multi-Processor Systems on Chip (MPSoCs). Los CRTES son esenciales en dominios críticos como automoción y aviónica, donde se necesitan funcionalidades complejas y alto rendimiento para tareas como inteligencia artificial y procesamiento de datos multi-sensor. Sin embargo, los MPSoCs enfrentan grandes desafíos de verification and validation (V&V) temporal, especialmente en recursos compartidos como caches e interconexiones, que generan retrasos impredecibles. Esta tesis se enfoca en tres áreas clave para mejorar la previsibilidad en CRTES: coherencia de las cache, predictibilidad en interconexiones y rendimiento de aplicaciones mediante vector extensions.Coherencia de las Cache: En los MPSoCs, los protocolos de coherencia aseguran consistencia de datos entre núcleos, pero las caches compartidas generan contención que afecta la previsibilidad. Modificar protocolos suele ser costoso y complejo. Esta tesis propone el uso de hardware event monitors (HEMs) para observar la contención en caches, proporcionando datos clave para la V&V temporal sin alterar los protocolos existentes. Esta metodología se aplica a MPSoCs comerciales como NXP T1040 y T2080. También se introduce el método Remote Protocol-Contention Tracking (RPCT) para un seguimiento detallado de los retrasos por contención inter-core, ofreciendo información clave para optimizar el software. Además, el método Multiple HEM Validation (MHV) mejora la precisión al validar relaciones entre HEMs, mitigando errores conocidos de medición individual.Interconexiones: Los MPSoCs dependen de protocolos como AXI4 para transferir datos entre núcleos, pero el estándar AXI no incluye restricciones temporales, haciendo impredecible su uso en tiempo real. Para abordar esto, se propone AXI4 Real-Time (AXI4RT), una extensión del protocolo AXI que define parámetros temporales para controlar la duración de transacciones entre interfaces. Esto asegura comunicación predecible y mejora la fiabilidad para aplicaciones en tiempo real. Además, se dan pasos iniciales para rastrear la contención en interconexiones AXI5 mediante HEMs actuales y se proponen nuevos HEMs para mejorar este seguimiento.Application Performance con Vector Extensions: Para satisfacer demandas de rendimiento en CRTES, los MPSoCs utilizan GPUs y aceleradores personalizados, que presentan desafíos de certificación por su complejidad y tiempo impredecible. Esta tesis explora vector extensions (VExt) como alternativa. Las unidades Single Instruction Multiple Data (SIMD), presentes en muchos procesadores embebidos, realizan operaciones paralelas en múltiples elementos de datos, mejorando la velocidad de procesamiento. A diferencia de GPUs, las VExt están integradas en los procesadores y cumplen con estándares de alta integridad como MISRA-C, facilitando su certificación. El análisis de VExt en procesadores COTS como NVIDIA AGX Xavier muestra su potencial para mejorar el rendimiento sin comprometer la certificación.En resumen, esta tesis presenta avances en la previsibilidad de CRTES, ofreciendo soluciones para asegurar tiempos confiables en sistemas embebidos complejos. Al abordar la coherencia de las cache, predictibilidad en interconexiones y application performance, proporciona herramientas y metodologías que mejoran el análisis temporal, habilitando MPSoCs para cumplir garantías en tiempo real.

Tribunal:
     PRESIDENT: RECH, PAOLO
     SECRETARI: PEÑA MONFERRER, ANTONIO JOSE
     VOCAL: LENTARIS, GEORGE
Resumen de tesis: Esta tesis, titulada «Mixed Software/Hardware-based Fault-tolerance Techniques for Complex COTS System-on-Chip in Radiation Environments» (Técnicas mixtas de tolerancia a fallos basadas en software y hardware para sistemas en chip COTS complejos en entornos de radiación), explora los retos y las soluciones que plantea la integración de tecnologías de sistemas en chip (SoC) COTS de alto rendimiento, en concreto GPU, en aplicaciones espaciales. Estos sistemas de uso automotriz ofrecen una gran capacidad de cálculo, pero se enfrentan a retos únicos en los entornos de radiación intensa típicos del espacio. La investigación analiza estos retos y propone soluciones para mejorar la fiabilidad de dichos sistemas. Un componente clave de la tesis consiste en la evaluación exhaustiva de las GPU integradas modernas en condiciones similares a las del espacio, incluida la exposición a la radiación de protones y iones pesados. Este análisis identifica vulnerabilidades como los Single Event Effects (SEE), que pueden causar fallos como Single Event Upset (SEU), los Single Event Functional Interrupt (SEFI) y Single Event Latch-up (SEL) . Para evaluar estas condiciones, el autor desarrolla la suite OBPMark, un benchmark de código abierto diseñado para evaluar el rendimiento y la eficiencia de las GPU en tareas computacionales específicas del espacio. Para abordar los fallos identificados, la tesis propone estrategias innovadoras de mitigación de fallos basadas en software. Éstas incluyen el diseño de kernels de GPU tolerantes a fallos y soluciones de middleware que mejoran la detección y recuperación de errores. La eficacia de estos métodos se demuestra mediante simulaciones y pruebas de radiación. Además, la investigación presenta innovaciones a nivel de hardware, como el desarrollo de circuitos integrados de aplicación específica (ASIC) y placas de circuito impreso (PCB) especializadas, para mejorar la resistencia del sistema sin comprometer el rendimiento. Este trabajo contribuye significativamente al campo de la computación espacial al crear un marco sólido para evaluar y mitigar los efectos de la radiación en complejos SoC COTS. Se tiende un puente entre la rentabilidad y el rendimiento de las tecnologías comerciales y las exigencias de fiabilidad de las aplicaciones espaciales. Los resultados de esta tesis allanan el camino para la adopción de GPU integradas de alto rendimiento en futuras misiones espaciales.

Tribunal:
     PRESIDENT: PEDERSEN, JENS MYRUP
     SECRETARI: SOLE PARETA, JOSEP
     VOCAL: CALLEGATI, FRANCO
Resumen de tesis: Esta tesis explora cómo mejorar el rendimiento de las aplicaciones en la nube abordando ineficiencias tanto en la capa de red como en la capa de cómputo en sistemas distribuidos modernos. A medida que las aplicaciones nativas de la nube se vuelven más complejas y se despliegan en infraestructuras heterogéneas y geográficamente distribuidas, las abstracciones tradicionales, aunque fundamentales para la escalabilidad y modularidad, empiezan a limitar las oportunidades para la coordinación global y la capacidad de respuesta. Para superar estas limitaciones, este trabajo introduce dos enfoques complementarios: uno que mejora la utilización de recursos de red sin requerir intervención de los desarrolladores, y otro que incrementa la elasticidad del lado del cómputo mediante un mecanismo más inteligente y proactivo de autoescalado. Ambos enfoques siguen una filosofía de diseño común: introducir inteligencia consciente del contexto de manera mínimamente disruptiva, manteniendo total compatibilidad con las arquitecturas, infraestructuras y flujos de trabajo de desarrollo existentes.La primera parte de la tesis se centra en la Integración Red-Aplicación (NAI), apuntando específicamente a mejorar el rendimiento en la comunicación inter-centro de datos. Para ello, propone una solución agnóstica a la aplicación basada en las tecnologías extended Berkeley Packet Filter (eBPF) y eXpress Data Path (XDP). Al identificar dinámicamente y separar flujos cortos y largos de Transmission Control Protocol (TCP) en el ingreso de la red, el sistema permite un enrutamiento diferenciado a través de túneles de red distintos, mitigando retrasos en cola y reduciendo los tiempos de finalización de los flujos. Una ventaja clave de este enfoque es que opera de manera transparente, sin requerir modificaciones en las aplicaciones ni anotaciones proporcionadas por los desarrolladores, facilitando su despliegue en entornos existentes. Experimentos en banco de pruebas demuestran que esta técnica reduce significativamente la latencia y mejora el uso de recursos en escenarios híbridos multi-centro de datos.La segunda parte de la tesis aborda el dominio de cómputo, centrándose en mecanismos de autoescalado en entornos de microservicios gestionados por Kubernetes. Reconociendo las limitaciones de las estrategias existentes de escalado reactivo, el trabajo desarrolla un modelo teórico de control del Horizontal Pod Autoscaler (HPA) de Kubernetes, analizando formalmente su estabilidad y capacidad de respuesta. Basándose en estas observaciones, introduce un nuevo HPA consciente del contexto, que incorpora métricas de CPU procedentes de servicios previos del grafo de la aplicación para anticipar cambios de carga en servicios posteriores. Esta estrategia proactiva permite decisiones de escalado más eficientes y estables, mejorando la respuesta y reduciendo la latencia en picos de tráfico. Destaca que logra estas mejoras sin recurrir a modelos complejos de rendimiento o aprendizaje automático, preservando la simplicidad y la compatibilidad con las herramientas estándar de Kubernetes.

Tribunal:
     PRESIDENT: DURAN BARROSO, RAMON J.
     SECRETARI: MARIN TORDERA, EVA
     VOCAL: KOURTIS, MICHAIL ALEXANDROS
Resumen de tesis: Esta tesis presenta un sistema de publicidad inteligente basado en Aprendizaje Federado, diseñado para mejorar la participación del usuario, optimizar la eficiencia de la red y garantizar la privacidad de los datos en la publicidad digital. Los sistemas publicitarios tradicionales enfrentan desafíos significativos para equilibrar la personalización con la privacidad, gestionar la sobrecarga de la red y escalar de manera eficiente. Este estudio aborda estos problemas integrando Computación en el Borde y Aprendizaje Federado (FL) para permitir una segmentación de anuncios en tiempo real y descentralizada, manteniendo los datos del usuario seguros.El sistema propuesto consta de un motor de recomendación descentralizado, donde los modelos locales se entrenan en los dispositivos de los usuarios y se agregan utilizando técnicas de optimización metaheurística, en particular, el Algoritmo de Optimización de Ballena (WOA). Los resultados experimentales demuestran que WOA supera a otras técnicas de agregación, como el Algoritmo de Luciérnagas (FA) y el Algoritmo de Murciélago (BA), en términos de velocidad de convergencia y eficiencia general. El sistema también aprovecha técnicas de verificación formal, incluyendo model checking, para garantizar corrección, seguridad y cumplimiento de regulaciones de privacidad.Una evaluación integral a través de estudios de caso simulados y del mundo real (como el sistema AROUND) muestra que la arquitectura propuesta reduce el tráfico de red, minimiza la sobrecarga computacional y mejora significativamente las tasas de clics (CTR) y la participación del usuario en comparación con los modelos centralizados tradicionales. El sistema es particularmente beneficioso para aplicaciones en museos, centros comerciales y cadenas minoristas, proporcionando seguimiento en tiempo real, mapeo en interiores y entrega de contenido personalizado.Los hallazgos destacan el potencial del Aprendizaje Federado y la Computación en el Borde en la publicidad inteligente con preservación de la privacidad, ofreciendo una solución escalable, rentable y centrada en el usuario para el futuro del marketing digital.